AI ラボにとって、サブスクリプションモデルか API モデルか、どちらがビジネスとして優れているのか？（2 分読了）
TLDR AI は、AI ラボの持続可能性を高めるために、定額課金型サブスクリプションと利用量課金型 API のビジネスモデル比較を行い、両者のメリット・デメリットと最適な戦略を分析している。
キーポイント
API モデルのリスクと限界
利用量課金型（API）はスケーラビリティに優れるが、コスト予測が困難で、特に高負荷なユースケースでは収益性が不安定になるリスクがある。
サブスクリプションの安定性
定額課金型（Subscription）は顧客にとってコスト管理が容易であり、AI ラボ側も予測可能なキャッシュフローを得て持続可能性を高められる。
ハイブリッド戦略の可能性
単一のモデルに固執せず、コア機能はサブスクリプションで提供し、超大量利用や特殊なケースのみ API 課金とするなど、状況に応じた組み合わせが推奨される。
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影響分析
この分析は、急成長中の AI スタートアップやラボが、短期的な収益最大化よりも長期的な事業の持続可能性をどう設計すべきかという重要な経営課題に光を当てている。特に、大規模言語モデルのコスト構造が複雑化する中で、顧客とプロバイダー双方にとって最適な課金体系を選ぶ指針となる。
編集コメント
AI ラボの経営戦略において、技術力だけでなく収益モデルの設計が存続を分ける重要な要素であることを示唆する有益な記事です。
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May 13
OSAT（アウトソーシング半導体パッケージング・テスト）企業は通常、「退屈な」半導体会社として見られています。しかし、私たちは Amkor ($AMKR) と ASE ($3711.TW) に対して、そして今後も楽観的であり続けます。なぜでしょうか？
その理由は、OSAT モデルの両側面であるアセンブリ（組立）とテストが、意味のある方向へ変化し始めているからです。(1/10) 🧵
とりあえず今回は最初の「アセンブリ」に焦点を当てましょう。
歴史的には、パッケージング＝低マージンのワイヤーボンディングでした。刺激的ではありませんでした。
ASE はかつて KLIC のワイヤーボンダー事業の約 40% を占めていました。COVID ブームの後、市場に供給能力が溢れ、成長は停滞しました。(2/10)
しかし、何かが変わり始めています。
KLIC では現在、以下のような状況が見られます：
• 中国での稼働率が 90% 以上
そして、以下の見通しを示しています：
• H2'26（2026 年後半）の中国成長は H1 と比較して +15–20%
当社の Chipbook では、中国へのワイヤーボンダー輸入を追跡しており、3 月は前年同月比で +108% 増加しています。(3/10)
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May 12
イランでの戦争が長期化する中で、特に注視すべき点があります：
半導体サプライチェーンの非常に地味な部分であるナフサ（ナフタレン）が、潜在的に AI チップに対する静かなる制約要因となりつつあります。(1/11) 🧵
サプライチェーンの全体像は以下の通りです：
ナフサと呼ばれる原油は、アラブコ（サウジアラビア）や ADNOC（UAE）といった企業によって、クウェート、UAE、サウジアラビアなどの中東諸国から巨大タンカーで輸送されます。
その後、大日本インキ化学工業や東洋紡のような日本の総合化学企業や、LG 化学やロッテケミカルのような韓国の石油化学大手が、巨大な工場でこれを「クラック」（分解）してプロピレンガスを生成します。(2/11)
次に、日本または韓国の化学企業が、このプロピレンガスを超高純度の液体である PGMEA に変換します。PGMEA は、フォトリソグラフィプロセスにおける「主力」溶剤です。(3/11)
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5月6日
今年初め、マイクロンは台湾苗栗の PSMC の P5 トンルオ工場を買収すると発表しました。このプロセスは正式に開始されています。
一見すると、これは従来のロジック/メモリファブの単純な買収に見えますが、よく見るべき詳細があります。(1/10) 🧵
このサイトには 2 つの主要セクションがあります：セクション A とセクション B です。
セクション A はすでに存在しており、現在はマイクロンの 1b DRAM プロセス向けに転換中です。EUV に対応していないため、1b は既存のクリーンルーム設定と、今後数四半期に導入されるマイクロン製の適切な設備にとって実用的な適合性を持ちます（既存のレガシー設備は PSMC のものであり、これらは買収契約には含まれていません）。(2/10)
セクション B は異なります。
クリーンルームはまだ着工していないため、2027 年末まで稼働することは unlikely です。しかし、マイクロンはゼロから設計できるため、EUV（極紫外線リソグラフィ）と先進的な HBM（ハイバンド幅メモリ）製造をサポートするように構築されるべきです。(3/10)
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Apr 10
Jensen が Rubin Ultra を MCM（マルチチップモジュール）として示したことが、本当の決定的な証拠でした。これは単に次世代のクールなアーキテクチャの動きと感じて、Nvidia がより多くのダイを接着しているだけではありません。レチクルの限界、電力密度、歩留まり、パッケージングの経済性がすべて同じ答えを迫り始めたときに起こることです。(1/5)🧵
パッケージングの分野にいない人のために、直感的な考え方を説明します。チップは OSAT（アウトソーシング半導体製造・組立）において、魔法のようなバラバラの物体として移動するわけではありません。トレイ、ボート、キャリア、ソケット、テストハンドラ、オーブン、リッド取り付け、マーキング、検査、出荷制約などを含む、非常に物理的な工場のフローを通過します。パッケージされた部品がどのように扱われるかには標準的なフットプリントがあります。一般的な JEDEC トレイは外部でおよそ 12.7 インチ×5.35 インチ（322.6 × 135.9 センチ）ですが、パッケージがこの実用的なスペースをあまりにも多く食い始めると、すべてがより醜くなります。トレイあたりの単位数が減ります。機械的なマージンが悪化します。取り扱いが困難になります。カスタムツールが必要になります。テストやバーンインにおけるリスクが高まります。あらゆる場所でコストが増大します。(2/5)
だからこそ、Rubin Ultra が重要なのです。ジェンソンは実質的に、Nvidia のパフォーマンスのスケーリングが従来のパッケージ幾何学と衝突する瀬戸際に来ていることを示しました。一度パッケージが十分に巨大になると、問われるのはもはや「TSMC はシリコンを製造できるか？」だけではありません。「OSAT エコシステムが、経済性を崩壊させることなく、これを移動し、テストし、冷却し、組み立て、かつスケールして歩留まりを確保できるか？」という問いに変わります。(3/5)
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Apr 3
Memory is taking over Hyperscaler CapEx.
In CY23 and CY24, memory was ~8% of total Hyperscaler spend. We estimate it hits 30% in CY26 and moves higher in CY27. That's a near-4x shift in just four years. (1/4) 🧵
What's driving it:
🟠 DRAM prices are expected to more than double in CY26, with another double-digit ASP increase in CY27
🟠 LPDDR5 contract pricing up over 3x since 1Q25. Price likely exceeds $10/GB in 1Q26 on the open market
🟠 HBM remains structurally undersupplied through CY27. AI-based servers already see significant % BOM costs from HBM, before price hikes
🟠 We know B200 server prices are going up 15–20% by year-end
Memory is a massive % of the $250B in incremental hyperscaler spend this calendar year. (2/4)
One dynamic the Street is missing:
必ず JSON 形式で返してください。translation フィールドのみ。他のフィールド (technical_terms 等) は一切追加しないこと — 余計なフィールドを書こうとして本文翻訳がトークン上限で打ち切られる事故を防ぐため:
{"translation": "翻訳全文"}
NVDA は、ハイパースケイラーや広範な市場の両方よりもはるかに低い VVP（非常に非常に優先）DRAM 価格を受け取っています。
これは Nvidia のサーバーコストへのエクスポージャーを圧縮し、全体的な市場価格を引き下げることで、実際の逼迫感がどれほど深刻であるかを隠蔽しています。
AMD はこのトレードの反対側にいます。同社の SKU は一般的により高いコンテントを含み、AMD は同じサプライヤー価格の扱いから恩恵を受けられません。AI アクセラレータのスケールがはるかに低い状態で運営されている時期に、構造的にはよりエクスポージャーが高い状態です。👀 (3/4)
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3 月 26 日
CPO（Co-Packaged Optics：コパッケージド・オプティクス）のテストは、失敗のコストが莫大であるため極めて重要です。一度光学エンジンがスイッチパッケージに取り付けられると、欠陥が生じた場合、交換可能なモジュールではなくアセンブリ全体が危険にさらされます。CPO テストフローは 4 つの連続したフェーズに従い、それぞれが独自の技術的課題、機器要件、ベンダーエコシステムを有しています。(1/5)
フェーズ 1 — ウェーハレベル単一ダイテスト：EIC と PIC は、ボンディング前にウェーハレベルで個別にテストされます。EIC は標準的な CMOS ウェーハソート（新規設備不要）です。PIC には革新的な両面電気光学プロービングが必要であり、これがすべての新規設備への支出の焦点となります。(2/5)
フェーズ2：ダブルサイドウェーハレベルテスト（EIC + PIC）：EIC と PIC がハイブリッドボンディング、ワイヤーボンディング、またはフリップチップによって結合された後、ダイシング前に統合された光電子ユニットとしてウェーハ全体がテストされます。（3/5）
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May 13
OSATs are usually seen as “boring” semiconductor companies. But we’ve been, and remain, bullish on Amkor ($AMKR) and ASE ($3711.TW). Why?
Because both sides of the OSAT model, Assembly & Test, are starting to shift in a meaningful way. (1/10) 🧵
Let’s focus on the first for now; Assembly.
Historically, packaging = low-margin wire bonding. Not exciting.
ASE once made up ~40% of $KLIC’s wire bonder business. After the COVID boom, capacity flooded the market and growth stalled. (2/10)
But something is changing.
KLIC is now seeing :
• 90%+ utilization in China
And guiding to:
• H2’26 China growth +15–20% vs H1
At the Chipbook we have been tracking wire bonder imports into China which are up +108% YoY in March. (3/10)
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May 12
Something to watch closely as the war in Iran drags on:
A very obscure part of the semiconductor supply chain, Naphtha, is potentially
becoming a quiet constraint on AI chips. (1/11) 🧵
Here is what the supply chain looks like:
An oil called Naphtha is shipped on giant tankers from Middle Eastern countries like Kuwait, UAE and Saudi Arabia by companies like Aramco (Saudi Arabia) or
ADNOC (UAE).
Then Integrated Japanese Chemical companies like Daicel and Toagosei and Korean petrochemical giants like LG Chem or Lotte Chemical "crack" it (break it down) in massive factories to create Propylene gas. (2/11)
Next chemical companies in either Japan or Korea convert the propylene gas into an ultra-high-purity liquid called PGMEA. PGMEA is the "workhorse" solvent for the photolithography process. (3/11)
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May 6
Earlier this year, Micron announced it would acquire PSMC’s P5 Tongluo fab in Miaoli, Taiwan—the process has officially begun.
At first glance, this looked like a straightforward legacy logic/memory fab acquisition. But the details worth a close look. (1/10) 🧵
The site has two key sections: Section A and Section B.
Section A already exists and is now being converted for likely Micron’s 1b DRAM process. Because it is not EUV-compatible, 1b is a practical fit for the existing cleanroom setup with proper equipment from Micron in coming quarters (the existing legacy equipment are from PSMC and those were not including in the acquisition agreement). (2/10)
Section B is different.
The cleanroom has not broken ground yet, so it is unlikely to come online before the end of 2027. But because Micron can design it from scratch, it should be built to support EUV and advanced HBM manufacturing. (3/10)
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Apr 10
Jensen showing Rubin Ultra as an MCM was the real tell. This is not just Nvidia gluing more dies together because it feels like the next cool architecture move. It is what happens when reticle limits, power density, yield, and package economics all start forcing the same answer. (1/5)🧵
For people outside packaging, here is the intuitive way to think about it. Chips do not move through OSAT as loose magical objects. They move through a very physical factory flow with trays, boats, carriers, sockets, test handlers, ovens, lid attach, mark, inspection, and shipping constraints. There are standard footprints for how packaged parts are handled. A common JEDEC tray is roughly 12.7 by 5.35 inches (322.6 × 135.9 cm) externally, and once your package starts eating too much of that real estate, everything gets uglier. Fewer units per tray. Worse mechanical margin. Harder handling. More custom tooling. More risk in test and burn-in. Higher cost everywhere. (2/5)
That is why Rubin Ultra matters. Jensen effectively showed Nvidia is getting close to the point where performance scaling is colliding with plain old package geometry. Once a package gets massive enough, the question is no longer just “can TSMC build the silicon?” It becomes “can the OSAT ecosystem move it, test it, cool it, assemble it, and yield it at scale without breaking the economics?” (3/5)
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Apr 3
Memory is taking over Hyperscaler CapEx.
In CY23 and CY24, memory was ~8% of total Hyperscaler spend. We estimate it hits 30% in CY26 and moves higher in CY27. That's a near-4x shift in just four years. (1/4) 🧵
What's driving it:
🟠 DRAM prices are expected to more than double in CY26, with another double-digit ASP increase in CY27
🟠 LPDDR5 contract pricing up over 3x since 1Q25. Price likely exceeds $10/GB in 1Q26 on the open market
🟠 HBM remains structurally undersupplied through CY27. AI-based servers already see significant % BOM costs from HBM, before price hikes
🟠 We know B200 server prices are going up 15–20% by year-end
Memory is a massive % of the $250B in incremental hyperscaler spend this calendar year. (2/4)
One dynamic the Street is missing:
NVDA receives VVP (Very Very Preferred) DRAM pricing, well below both hyperscalers and the broader market.
This compresses Nvidia's own server cost exposure and bends down overall market pricing, masking how severe the crunch really is.
AMD is on the other side of this trade. Their SKUs generally carry higher content, and AMD doesn't benefit from the same supplier pricing treatment. Structurally more exposed at a time when it operates at far lower AI accelerator scale. 👀 (3/4)
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Mar 26
CPO (Co-Packaged Optics) testing is critical because the cost of failure is enormous. Once an optical engine is attached to the switch package, a defect can jeopardize the entire assembly rather than a replaceable module. The CPO test flow follows four sequential phases, each with distinct technical challenges, equipment requirements, and vendor ecosystems. (1/5)
Phase 1 — Wafer-Level Single-Die Test: The EIC and PIC are tested separately at the wafer level before bonding. The EIC is standard CMOS wafer sort (no new equipment). The PIC requires novel double-sided electro-optical probing — this is where all the new equipment spend goes. (2/5)
Phase 2 — Double Side Wafer-Level Test (EIC + PIC): After the EIC and PIC are bonded together (via hybrid bonding, wire bonding, or flip-chip), the combined wafer is tested as an integrated E/O unit before dicing. (3/5)
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