NVIDIA、アジェンティックAI向けCPU「Vera」発表

エージェント AI の登場により、重要な実行パスの多くが CPU に移されています。エージェントはサンドボックス内でコードを実行し、ツールの呼び出しやコンテキストの取得、データベースとの対行、結果の分析などを行い、その情報をモデルに返します。AI ファクトリー全体でこれらのループが並列に動作する中、CPU の性能が個々のエージェントの応答性とファクトリーの全体スループットの両方を大きく左右しています。

これにより、従来の CPU 設計とは異なる新たな設計指針が必要となります。エージェントワークロードには以下の要素が求められます：

• ソケットが最大負荷状態でも、強力なシングルスレッド性能を維持すること。
• 多数のアクティブな実行コンテキストにデータを供給し続けるために、コアあたりの十分なメモリ帯域幅を確保すること。
• 並行処理下での予測可能なレイテンシにより、エージェントの各ステップが確実に完了すること。
• 不規則な制御フロー、長い依存関係チェーン、ポインタ中心のデータ構造を効率的に処理できること。

これらの要件は、コア密度や均一なワークロード全体のスループットを優先しがちな従来のクラウド向け CPU 設計とは異なります。エージェント AI では、各エージェントのループ内にある逐次的で分岐が多く、レイテンシに敏感なソフトウェアパスにおいて、スレッドごとの持続的な進捗がより重視されます。

NVIDIA Vera CPU は、この種のワークロード向けに設計されたものであり、その中心には Olympus コアがあります。本稿では、AI ファクトリー規模で高いシングルスレッド性能を実現する Olympus コアのアーキテクチャ、マルチスレッディングのアプローチ、コヒーレンシーファブリック、メモリサブシステム、そして安全なスケールアップ接続性について解説します。より詳細な技術的な議論については、同封の NVIDIA Vera CPU ホワイトペーパー をご覧ください。

最大限のシングルスレッド・アジェンティック性能を実現するコア設計

Olympos は、Vera Rubin プラットフォーム全体にわたる極端な共設計を通じて開発されました。これは CPU、GPU、ネットワーク、ストレージ、メモリシステム、ソフトウェアを含む広範な領域をカバーしています。このシステムレベルのアプローチにより、NVIDIA は CPU を孤立して最適化するのではなく、AI ファクトリー全体を最適化することが可能になりました。アジェンティック AI や強化学習が CPU 側の実行にますます大きな負荷をかけている中で、Olympus はエンドツーエンドのパフォーマンスを決定づける、不規則で分岐が多く、レイテンシに敏感なソフトウェアパスの加速を目指して設計されています。

NVIDIA Vera CPU の計算エンジンである Olympus コアは、高度に並列化された AI インフラストラクチャ向けワークロードに対して、サイクルあたりの命令実行数（IPC）を最大化する目的でゼロから設計されました。このコアは、高いシングルスレッド性能、広範な命令スループット、深いアウト・オブ・オーダー実行機能、そして高度なメモリ加速技術を組み合わせることで、エージェント AI、強化学習、データ分析、大規模ソフトウェアワークロードを効率的に実行します。

Olympus は図 1 に示す通り、以下のブロックで構成されています。

• フロントエンド：最適化された分岐予測機能
• ミッドコア（中核部）：クリティカルパスの加速
• 実行エンジン：複雑なベクトル演算の最適化
• キャッシュサブシステム：レイテンシを最小化した命令・データ経路

フロントエンド

Olympus のフロントエンドは、分岐処理の多い大規模なソフトウェアスタック全体にわたって、コアが有用な命令を継続的に受け取れるように設計されています。エージェントランタイム、インタプリタ、コンパイラ、グラフ解析、データ処理フレームワークなどのワークロードでは、膨大な命令セットと頻繁な制御フローの変化が組み合わさるため、実行リソースが十分に活用されないケースが生じがちです。Olympus はこれらの課題に対し、高度な分岐予測機能、高帯域幅の命令フェッチ機構、そして 10 個の命令を同時にデコードするエンジンを実装することで、サイクルごとにコアへ供給される命令数を大幅に増やしています。

このアプローチの中心にあるのが、Olympus の分岐予測サブシステムです。これにはニューラル分岐予測器が含まれており、統計的に偏った難解な分岐パターンに対する精度向上を図っています。誤ったパスでの実行を減らし、1 サイクルあたり最大 2 つの分岐処理をサポートすることで、ソフトウェアの挙動が不規則な場合でも制御フローのスループットを維持します。

広幅デコード経路と組み合わせることで、Olympus は複雑な制御フローの効率的な処理が最も重要な、遅延敏感なワークロード（エージェント AI や強化学習アプリケーションなど）において、フロントエンドのスループットをより強く保つことが可能になります。

Mid core

エージェント向けワークロードは、しばび長く依存関係のある一連の作業に従います。コード解釈、オブジェクトの走査、ランタイム状態の管理、ツール出力の処理、グラフ状データ構造のナビゲーションなどがその例です。

これらのパスにおいて、性能は命令フェッチだけでなく、先行する命令が分岐やメモリアクセス、依存関係解決を待っている間に、コアが独立した作業を発見できる能力にも依存します。

オリンパス中核は、この隠れた並列性を可視化し加速するために設計されています。広域な名前変更および割り当てエンジンが復号化された命令を物理リソースにマッピングし、大規模な再順序バッファと豊富な物理レジスタ容量により、より多くの命令を飛行状態（実行待ち）に保ち、深いアウト・オブ・オーダー実行を実現します。メモリの名前変更、値予測、クリティカルパスの加速といった依存関係打破機能は、ポインタ操作が多用されたコードや直列化されたメモリ操作、長い依存チェーンによるストールを削減するのに寄与します。

これらの機能を組み合わせることで、実行エンジンが生産性を維持し、命令あたりの処理数（IPC）を向上させ、エージェント、強化学習環境、そして現代の AI インフラストラクチャに共通する不規則なソフトウェアパス全体でシングルスレッド性能を強化します。

実行エンジン

アジェンティックなワークロードには、広域なフロントエンド以上の能力が求められます。命令がコア内に入ると、CPU は整数演算、分岐処理、ベクトル計算、メモリアクセスといった多様な処理の組み合わせを効率的に実行しつつ、新たなボトルネックを生じさせてはなりません。従来の x86 サーバー CPU はシングルスレッドの応答性を高めるためにクロック周波数の引き上げに依存しがちですが、アジェンティックなワークロードは不規則な制御フロー、長い依存チェーン、そしてメモリのレイテンシによって制約されることが頻繁にあります。これらの課題に対処するには、周波数だけでなく、より高い IPC が不可欠です。

オリンパス実行エンジンは、広範な命令供給を効率的な実行へと変換します。整数演算、分岐処理、ベクトル計算、浮動小数点演算、暗号化、ロード・ストアなど多様なリソースにわたって動的に操作をスケジューリングし、広大なバックエンドと深いアウト・オブ・オーダー実行によって支えられています。このバランスの取れた設計により、分岐処理が頻繁なソフトウェアや、ベクトル化されたデータ処理、AI の前処理、暗号化、圧縮、分析、そしてメモリ集約型のワークロードをオリンパスは効率的に処理できます。

キャッシュサブシステム

エージェントは、ランタイムオブジェクト、検索インデックス、ツール状態、グラフ構造、スパースデータ、データベース、環境メモリなど、キャッシュにきれいに収まらないデータ構造を頻繁に扱います。従来のキャッシュやプリフェッチ設計は、規則的なストリーミングアクセスパターンには効果的ですが、各アドレスが前のメモリアクセスの結果に依存する状況、つまりポインタ指向やグラフのようなエージェントワークフローでよく見られるケースでは、その効果が低下します。

オリンパスのキャッシュサブシステムは、これらのストールを減らし、実行エンジンに命令とデータを絶えず供給することを目的として設計されています。深いキャッシュ階層、メモリアンビグエーション（曖昧さ解消）、そして複数のハードウェアプリフェッチエンジンを組み合わせています。さらに、データ集約型のグラフ処理や分析ワークロードでのパフォーマンス向上を図るため、グラフ専用のプリフェッチャも搭載しています。

これらの機能により、実効的なメモリアクセスの待ち時間が短縮され、メモリレベルでの並列性が向上します。その結果、エージェント処理やグラフ解析、データ処理などのワークロードにおいて、不規則なメモリアクセスを待つ時間を減らし、より多くの時間を有益な作業に充てることが可能になります。

ツール呼び出しと強化学習に最適化されたマルチスレッド技術

エージェントのワークロードは、バースト性が高く、イベント駆動型であり、バックグラウンドのシステム処理と交差する傾向があるため、マルチスレッド技術が重要です。典型的なサンドボックス環境では、主要な実行パスを処理しながらも、非同期 I/O、タイマー、ランタイムサービス、ネットワーク通信、ログ出力、メモリ管理、そしてツールのオーケストレーションといった複数のタスクを同時にこなす必要があります。ハードウェアスレッドを 2 つ用意することで、CPU はこれらの支援業務をローカルで吸収でき、リソース利用率と応答性が向上します。また、主要なエージェントスレッドが割り込みや移行、待機状態に陥る頻度も減ります。

従来の同時マルチスレッディング（SMT）は、2 つのハードウェアスレッドが 1 コアを共有することで利用率を向上させますが、この共有によって競合が発生する可能性があります。スレッド密度の高いサンドボックス環境では、分岐予測、デコード帯域幅、実行リソース、ロード/ストア容量、キャッシュ、そしてメモリアクセス帯域などにおいて、スレッド同士が競合します。これによりコア内で「ノイジー・ネイバー（騒がしい隣人）」現象が発生し、一方のスレッドの活動が他方のパフォーマンスを低下させる原因となります。エージェント AI や強化学習環境、クラウドサービスにおいては、この変動性が問題になります。なぜなら、遅延の尾部（テールレイテンシ）がスループットやサービスの品質に直接影響を与えるからです。

Vera CPU は、NVIDIA の Spatial Multithreading (SMT) という独自の手法を採用しています。単にリソースを機会主義的に共有するのではなく、広大な Olympus コアは 2 つのハードウェアスレッド間でリソースをより効果的に分割するように設計されています。

これにより、Olympus は最大のスレッドあたりのパフォーマンスが必要な際には高スループットなシングルスレッドコアとして動作し、もう一方のスレッドが管理タスクを担当します。あるいは、より高いスレッド密度が必要となる場合は、2 つの独立した実行コンテキストとしても機能します。

その結果、スレッドあたりのパフォーマンスが強化され、リソース利用率が向上し、負荷下での挙動も予測可能になります。88 コアの Olympus と 176 の SMT スレッドを備える Vera CPU は、スレッド間の干渉を減らし、一貫したレイテンシとスループットを実現しながら、多数の並列なエージェントタスクをサポートできます。

整合性のあるファブリックと高帯域メモリによる、アジェンティック AI パフォーマンスの維持

高い IPC（命令あたりのサイクル数）を持つコアが真価を発揮するのは、プロセッサ全体がその供給を維持できる場合に限られます。アジェンティック AI、強化学習、グラフ解析、データ処理ワークロードでは、大規模なワーキングセットと不規則なアクセスパターンが一般的です。そのため、実行幅と同様に、ファブリックの帯域幅、キャッシュへのアクセス、メモリの帯域幅、そしてレイテンシが極めて重要になります。

Vera CPU は、Olympus コアに NVIDIA Scalable Coherency Fabric (SCF) と SOCAMM2（Small Outline Compression Attached Memory Module）LPDDR5X メモリを組み合わせることで、AI ファクトリー規模における高スループットな CPU 実行を実現する、よりバランスの取れたプラットフォームを構築しています。

NVIDIA Scalable Coherency Fabric

NVIDIA Scalable Coherency Fabric は、Vera CPU の通信の中核となるバックボーンです。Olympus コア、共有キャッシュ、メモリコントローラー、I/O、そして NVLink-C2C インターフェースを、一貫性があり高帯域幅のオンダイファブリックで接続しています。このファブリックは最大 3.4 TB/s の帯域幅を提供し、全コアにわたって統合された 164 MB の L3 キャッシュも備えています。

キャッシュとファブリックリソースをモノリス型の計算ダイ上に配置することで、Vera CPU は、断片化されたチップレット設計で一般的に見られるダイ間移動によるレイテンシやばらつきを回避し、プロセッサ全体での共有データへのアクセスをより予測可能にしています。

これは特に、状態の頻繁な交換、共有データ構造の走査、ランタイム・検索・分析・オーケストレーションコード間の移動が求められるエージェントワークロードにおいて価値を発揮します。SCF は競合の削減とキャッシュ共有の改善、そして CPU リソース全体での一貫性のあるアクセス維持に寄与するだけでなく、GPU やスケールアッププラットフォームへの NVLink-C2C 接続のための統合ポイントとしても機能します。

SOCAMM2 LPDDR5X memory

Vera CPU は、AI インフラストラクチャに必要な帯域幅、効率性、容量を提供するために SOCAMM2 LPDDR5X メモリを採用しています。このメモリサブシステムは、最大 1.2TB/s の集約帯域幅、あるいはコアあたり最大 14GB/s を実現し、高い同時実行下でも各 Olympus コアが実用的な処理を継続できることを支えます。

従来の DDR5 や MRDIMM ベースのサーバー設計と比較すると、SOCAMM2 LPDDR5X は大幅に低い電力消費でこの帯域幅を実現します。これにより、AI、分析、グラフ処理、強化学習といった帯域幅集約型のワークロードでもコアへの供給を維持しつつ、プラットフォーム全体の電力削減が可能になります。

また、SOCAMM2 は LPDDR メモリにエンタープライズ向けの保守性ももたらします。Vera CPU では、LPDDR を基板に直接実装するのではなく、高速な LPDDR5X に必要な短い電気経路を維持しつつ、データセンターの展開モデルに対応したモジュール式で現場交換可能なメモリモジュールを採用しています。

その結果得られるのは、高い帯域幅と優れた電力効率、そして AI ファクトリでの CPU 性能のスケーリングに不可欠な広範な信頼性・可用性・保守性（RAS）機能を兼ね備えたメモリアーキテクチャです。

エージェント型 AI のデータを、より高速かつ安全に、大規模で転送する

高性能な CPU は、命令を素早く実行するだけでなく、AI ファクトリ内でのデータの安全かつ効率的な移動も担わなければなりません。現代の AI システムでは、CPU がアクセラレーター、メモリ、ストレージ、ネットワーク、その他のプロセッサを調整役として機能しており、スケールアップ接続性と I/O 帯域幅がシステム全体の性能において中心的な役割を果たしています。

Vera CPU は、一貫性のある NVIDIA NVLink-C2C、デュアルソケット対応のスケーリング、PCIe 6.4、CXL 3.1、そして機密計算をバランスの取れたプラットフォームアーキテクチャに統合しました。これらの機能により、次世代 AI インフラストラクチャ全体で安全かつ高帯域幅なデータ転送が可能になります。

デュアルソケット対応のスケーリング

Vera CPU は、第 2 世代 NVLink-C2C を用いた高速なソケット間接続により、シングルソケット構成から一貫性のあるデュアルソケットプラットフォームへとスケーリングします。これにより、両方の CPU が統合されたシステムとして動作し、データ共有の一貫性と予測可能なスケールアップ性能を実現しながら、AI ファクトリ、HPC（高性能計算）、エンタープライズコンピューティングにおける大規模な CPU ワークロード向けに、シンプルなソフトウェアモデルを維持できます。

従来の x86 サーバー用 CPU はチップレットベースの設計を採用することが多く、各ソケット内部に複数の NUMA ドメインが存在する可能性があります。大規模なデュアルソケットシステムでは、これが断片化されたメモリアーキテクチャを生み出し、ソフトウェア側でスレッドやメモリ、I/O トラフィックを慎重に配置してリモートアクセスや追加のダイ間移動、そして非対称なレイテンシを回避する必要があります。

Vera CPU はソフトウェアファーストのアプローチを採用しています。各ソケットは単一の NUMA ドメインとして認識され、デュアルソケット構成では明確な 2 ノードの NUMA トポロジが実現されます。モノリス型の計算ダイと統一されたシステムレベルキャッシュ、そして整合性のあるファブリックを基盤に構築されているため、トポロジに起因するばらつきを低減し、複数のダイ間をまたぐ際に生じるオーバーヘッドも回避できます。

その結果、アジェンティック AI、強化学習（RL）、分析、エンタープライズワークロードにおいて、よりプログラミングとチューニングが容易で、スケーリングの予測性が向上したデュアルソケットプラットフォームが実現しました。

I/O コネクトビリティ

次世代のネットワーク、ストレージ、アクセラレータ、周辺機器との高帯域・柔軟な接続を実現するために PCIe 6.4 を採用しています。デュアルソケット構成では最大 176 の PCIe ラーンをサポートし、多様なプラットフォーム設計に対応可能です。

また CXL 3.1 もサポートしており、大規模なメモリフットプリントを必要とするワークロード向けに、整合性のあるメモリの拡張やメモリプーリング、コンポーザブルインフラストラクチャを実現します。

機密計算

Vera Rubin NVL72 は、コンフィデンシャル・コンピューティングの範囲をスケールアップ AI インフラ全体に拡張し、CPU、整合性のある GPU、および相互接続間でのデータ使用時保護を実現します。不要なデータのコピーやバウンスバッファを必要とせず、Arm CCA/RME を基盤とし、仮想マシン（VM）ごとに暗号化キーを割り当てることで、Vera CPU は機密性の高い VM 分離を提供します。また、TDISP 対応の整合性デバイスへの安全な割り当てをサポートし、認証された C2C 暗号化を用いて整合性リンク間でのデータ保護も担います。これらの機能により、サーバーからラック規模に至るまで、セキュアな AI ワークロードのための統一された信頼ドメインが構築されます。

リーディング・エージェンティック・ワークロード性能の実現

Olympus コアとファブリック、SOCAMM2 LPDDR5X メモリ、そしてデュアルソケットのスケールアップアーキテクチャを備えた上で、次なる焦点はこれらの設計選択がどのようにエージェンティック・ワークロードの性能に結びつくかです。エージェンティックシステムでは、Python 実行、コードコンパイル、静的解析、ツール駆動型のソフトウェアワークフローにおいて CPU の時間を大きく消費します。こうしたソフトウェアパスは、大規模な命令フットプリント、分岐の多い制御フロー、動的なランタイム動作、そして長い依存チェーンに負荷をかけることになります。

重要指標となるのは、フルソケット負荷下でのスレッド単体の性能です。アジェンティック AI や強化学習では、多くのサンドボックス、ツール、環境が並列で実行されます。各エージェントのステップは、個々のスレッドによる高い進捗に依存しますが、その進捗は CPU がソケットレベルの電力、キャッシュ、メモリ帯域幅、ファブリックリソースを共有する状況でも維持されなければなりません。

したがって、負荷下でのスレッド単体の性能は、AI ファクトリー規模におけるエージェントのスループット、応答性、および CPU 側の効率性をより代表的に示す指標となります。

NVIDIA Vera CPU のアーキテクチャとパフォーマンスの詳細については、NVIDIA Vera CPU ホワイトペーパーをご参照ください。

SPEC CPU® 2026 の結果は、2026 年 7 月に内部で測定されたものです。パフォーマンス測定および構成の詳細については、NVIDIA Vera CPU ホワイトペーパーをご参照ください。

SPEC®、SPEC CPU®、SPECrate® は、Standard Performance Evaluation Corporation（www.spec.org）の登録商標です。